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在用于博士的工程文件进行DRC检查时,出现ERR来自OR(ORCAP-2360问答207): Check Bus width mismatch 其他没有问题

问题补充说明:本人最近在看于博士教学的cadence这个软件,但是用到他给的那些原理图中,到检查电气的时候,就这样的错误,现在不可以生成网表!!求各位大神帮忙~~~~~~ 那英文的意思大概意思就是:总线失配,定义的Bus和实际的总线个数不一致!!

在用于博士的工程文件进行DRC检查时,出现ERR来自OR(ORCAP-2360问答207): Check Bus width mismatch 其他没有问题

刚开始看一楼的没看懂,后来慢慢摸索终于看懂他说的啥了,成功解决问题。选中树内杂向根鸡赶光众张在你的dsn文件→tools→createnetlist→在pcbeditor页面点击setup→在configurationfile中选你的cadence安装路径下的capture中的***.cfg文件即可

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